ARSP: Verilogのバグを秒速修正！✨
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超要約: VerilogのバグをAIで直すシステム、爆誕！開発時間とコストを大幅削減しちゃうよ☆
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ギャル的キラキラポイント✨
- ● バグ修正時間が劇的に短縮！もうデバッグで夜更かししなくていいの♪
- ● 大規模デザインでも精度UP！優秀なAIちゃんが頑張ってくれるよ💖
- ● コスト削減にも貢献！チップの再設計とか、マジ勘弁🙏
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詳細解説
- 背景: 半導体（電気回路の部品）のデザインって超複雑になってて、Verilog（ハードウェア記述言語）のバグ探しが大変なの😭 開発時間の半分以上をバグ修正に費やすことも…！
- 方法: ARSP（Automated Repair of Verilog Designs via Semantic Partitioning）っていうシステムを使うよ！ LLM（大規模言語モデル）とコード分割を組み合わせて、バグを見つけて修正するんだって！😎
- 結果: 既存のツールより優秀！ テストで、一発で正解する確率が77.92％、5回以内で正解する確率は83.88%だって！すごい～👏
- 意義: バグ修正の精度が上がることで、開発期間が短縮！設計コストも減らせるし、高品質なハードウェアも作れるようになるんだって！これはIT業界にとって革命じゃん？💖
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リアルでの使いみちアイデア💡
- Verilogデバッグサービス：クラウド上で自動でバグ修正してくれるサービス！エンジニアさん、楽々～🎵
- AI設計アシスタント：AIが設計をサポート！半導体設計がもっと楽しく、効率的になるね✨
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ARSP: Automated Repair of Verilog Designs via Semantic Partitioning
Debugging functional Verilog bugs consumes a significant portion of front-end design time. While Large Language Models (LLMs) have demonstrated great potential in mitigating this effort, existing LLM-based automated debugging methods underperform on industrial-scale modules. A major reason for this is bug signal dilution in long contexts, where a few bug-relevant tokens are overwhelmed by hundreds of unrelated lines, diffusing the model's attention. To address this issue, we introduce ARSP, a two-stage system that mitigates dilution via semantics-guided fragmentation. A Partition LLM splits a module into semantically tight fragments; a Repair LLM patches each fragment; edits are merged without altering unrelated logic. A synthetic data framework generates fragment-level training pairs spanning bug types, design styles, and scales to supervise both models. Experiments show that ARSP achieves 77.92% pass@1 and 83.88% pass@5, outperforming mainstream commercial LLMs including Claude-3.7 and SOTA automated Verilog debugging tools Strider and MEIC. Also, semantic partitioning improves pass@1 by 11.6% and pass@5 by 10.2% over whole-module debugging, validating the effectiveness of fragment-level scope reduction in LLM-based Verilog debugging.